目錄第1章 全可編程片上系統 11.1 全可編程片上系統的概念和特點 11.1.1 全可編程片上系統的概念 11.1.2 全可編程片上系統的技術特點 11.1.3 用全可編程片上系統器件構建嵌入式系統的優勢和缺點 31.2 Zynq-7000系列APSoC的體系結構 61.2.1 Zynq-7000系列中的PS部分 81.2.2 Zynq-7000系列中的PL部分 101.2.3 Zynq-7000系列中PL和PS部分的連接 131.3 Zynq-7000系列APSoC的片上公共資源 161.3.1 時鐘系統 161.3.2 復位信號 191.3.3 電源 211.4 Zynq-7000系列的啟動方式和流程 211.4.1 Zynq-7000系列的啟動方式選項 221.4.2 Zynq-7000系列的啟動流程 221.5 本章小結 24第2章 FPGA與硬件描述語言Verilog HDL 252.1 FPGA原理和基本結構 252.1.1 FPGA的發展歷史和現狀 252.1.2 FPGA的工作原理 262.1.3 FPGA芯片結構 272.1.4 FPGA的開發方法和流程 282.2 Verilog HDL簡介 302.2.1 Verilog HDL概述 302.2.2 Verilog HDL程序基本結構 312.3 Verilog HDL基本語法規則 352.3.1 標識符、關鍵詞和注釋 352.3.2 數字與邏輯數值 362.3.3 數據類型 402.3.4 表達式 472.3.5 表達式中運算符的優先級別 542.4 Verilog HDL建模方式 552.4.1 結構描述 562.4.2 行為描述 622.4.3 數據流描述 712.5 常見數字電路模塊的Verilog HDL實現 712.5.1 運算電路的設計 712.5.2 編碼器的設計 722.5.3 二進制譯碼器的設計 752.5.4 計數器的設計 772.5.5 有限狀態機 782.6 邏輯功能的仿真驗證 852.7 本章小結 88第3章 集成開發環境Vivado的基本使用方法 893.1 Vivado概述 893.1.1 Vivado的兩種工作模式 893.1.2 Vivado的主要特征 923.2 Vivado的基本設計流程 933.2.1 利用Vivado開發FPGA的設計流程 933.2.2 Vivado的主界面及功能 943.3 基于Verilog HDL的電路設計與實現 963.3.1 半加器的設計與Verilog HDL建模舉例 963.3.2 創建項目并輸入設計 983.3.3 仿真驗證設計項目 1003.3.4 綜合、實現設計項目 1033.4 IP核的管理 1073.4.1 IP核分類 1073.4.2 定制IP 1083.5 本章小結 110第4章 全可編程片上系統的開發方法與流程 1114.1 基于APSoC的嵌入式系統開發方法概述 1114.1.1 需求分析到詳細說明 1124.1.2 體系結構設計 1124.1.3 軟、硬件子系統設計和實現 1134.1.4 軟、硬件系統集成與測試 1154.2 PL部分純邏輯的開發方法 1154.2.1 PYNQ-Z2硬件開發板 1154.2.2 純邏輯開發流程 1164.3 PS部分應用程序的開發方法 1334.3.1 PS部分外設應用開發 1334.3.2 PS部分UART的應用程序的開發流程 1344.4 本章小結 143第5章 全可編程片上系統的軟硬件協同設計 1445.1 EMIO的使用和BOOT文件的制作 1445.1.1 EMIO原理 1445.1.2 功能要求和電路原理 1455.1.3 EMIO開發流程 1455.1.4 用SDK生成啟動鏡像文件BOOT.bin 1505.2 AXI設備設計 1535.2.1 AXI基本知識 1535.2.2 功能要求和電路原理 1555.2.3 AXI設備(PWM控制器)的開發流程 1565.3 PL到PS部分的中斷設計 1675.3.1 APSoC器件中斷基礎知識 1675.3.2 功能要求和電路原理 1695.3.3 PL到PS部分中斷的開發流程 1705.4 本章小結 176第6章 高層次綜合器 1776.1 高層次綜合器的概念與特點 1776.1.1 為什么需要高層次綜合器 1776.1.2 高層次綜合器產生的電路模塊 1786.1.3 使用高層次綜合器的開發流程 1796.1.4 高層次綜合器的核心工作 1806.2 高層次綜合器的設計流程 1846.3 基于高層次綜合器的硬件優化 1926.4 本章小結 202第7章 全可編程片上系統嵌入式開發實例 2037.1 頻率連續可變的任意信號發生器 2037.1.1 設計要求 2037.1.2 DDS基本原理及其實現方法分析 2037.1.3 模擬輸出(DAC)硬件電路及其在PL部分的控制電路設計 2067.1.4 用BRAM配置成雙口RAM 2117.1.5 PS部分的設計 2137.1.6 運行結果 2167.2 基于APSoC和射頻捷變收發器的射電望遠鏡接收機 2177.2.1 項目背景 2177.2.2 射電望遠鏡接收機算法設計 2187.2.3 接收機系統設計 2207.2.4 實測結果 225主要參考文獻 226