第1章 FPGA高階設(shè)計(jì)方法 001
1．1 可編程邏輯設(shè)計(jì)原則 001
1．1．1 面積與速度互換原則 001
1．1．2 數(shù)字電路硬件原則 005
1．1．3 系統(tǒng)設(shè)計(jì)原則 006
1．1．4 同步設(shè)計(jì)原則 008
1．2 可編程邏輯常用設(shè)計(jì)思想和技巧 009
1．2．1 乒乓操作 009
1．2．2 串并轉(zhuǎn)換 009
1．2．3 流水操作 009
1．2．4 異步時(shí)鐘域的數(shù)據(jù)同步 010
1．2．5 英特爾推薦的Coding Style 011
1．3 英特爾FPGA器件的高級特性與應(yīng)用 015
1．3．1 時(shí)鐘管理 015
1．3．2 片內(nèi)存儲器 021
1．3．3 數(shù)字信號處理 024
1．3．4 片外存儲器 028
1．3．5 高速差分接口 031
1．3．6 高速串行收發(fā)器 031
1．4 時(shí)序約束與時(shí)序分析 032
1．4．1 時(shí)序約束和分析基礎(chǔ) 032
1．4．2 高級時(shí)序分析 037
1．5 區(qū)域約束 041
1．5．1 Logic Lock設(shè)計(jì)方法簡介 041
1．5．2 Logic Lock區(qū)域 042
1．6 命令行與Tcl腳本 047
1．6．1 命令行 047
1．6．2 Tcl基礎(chǔ)知識 049
1．6．3 創(chuàng)建和執(zhí)行Tcl腳本 052
1．6．4 Tcl腳本實(shí)驗(yàn) 053
1．7 FPGA系統(tǒng)設(shè)計(jì)技術(shù) 059
1．7．1 信號完整性設(shè)計(jì) 059
1．7．2 電源完整性設(shè)計(jì) 066
1．7．3 高速I/O設(shè)計(jì) 068
1．7．4 高速I/O的PCB設(shè)計(jì) 071
第2章 基于FPGA的SOPC設(shè)計(jì) 074
2．1 SOPC開發(fā)流程 075
2．1．1 硬件開發(fā)流程 076
2．1．2 軟件開發(fā)流程 076
2．2 系統(tǒng)集成工具Qsys 076
2．2．1 Qsys簡介 076
2．2．2 Qsys系統(tǒng)設(shè)計(jì)流程 079
2．2．3 Qsys用戶界面 079
2．2．4 用戶自定義元件 085
2．3 Nios嵌入式處理器 087
2．3．1 **代Nios嵌入式處理器 087
2．3．2 第二代Nios嵌入式處理器 087
2．3．3 可配置的軟核嵌入式處理器的優(yōu)勢 088
2．3．4 軟件設(shè)計(jì)實(shí)例 091
2．3．5 HAL系統(tǒng)庫 106
2．4 基于FPGA的SOPC設(shè)計(jì)實(shí)驗(yàn) 112
2．4．1 實(shí)驗(yàn)一：流水燈實(shí)驗(yàn) 112
2．4．2 實(shí)驗(yàn)二：中斷控制實(shí)驗(yàn) 145
2．4．3 實(shí)驗(yàn)三：定時(shí)器實(shí)驗(yàn) 149
第3章 基于FPGA的SoC設(shè)計(jì) 154
3．1 SoC FPGA簡介 154
3．2 英特爾SoC FPGA的特點(diǎn) 156
3．3 Cyclone Ⅴ SoC FPGA資源組成 161
3．4 開發(fā)SoC FPGA所需的工具 168
3．4．1 Quartus Prime 168
3．4．2 SoC EDS 175
3．5 SoC FPGA中HPS與FPGA的接口 182
3．5．1 H2F_AXI_Master 183
3．5．2 F2H_AXI_Slave 183
3．5．3 H2F_LW_AXI_Master 183
3．5．4 連接AXI總線與Avalon-MM總線 183
3．5．5 MPU外設(shè)地址映射 184
3．6 SoC FPGA開發(fā) 185
3．6．1 SoC FPGA開發(fā)流程 185
3．6．2 SoC FPGA啟動過程 186
3．6．3 使用GHRD 187
3．6．4 生成Preloader Image 196
3．6．5 編譯生成u-boot文件 202
3．6．6 生成Root Filesystem 204
3．6．7 配置和編譯Linux內(nèi)核 215
3．6．8 系統(tǒng)鏡像制作及刻錄方法 221
3．6 9 DS-5程序的編寫、調(diào)試及運(yùn)行 230
3．7 Linux相關(guān)知識 237
3．7．1 安裝Ubuntu虛擬機(jī) 237
3．7．2 下載Linux系統(tǒng)源碼 242
3．8 常見問題 245
3．9 基于FPGA的SoC設(shè)計(jì)實(shí)驗(yàn) 246
3．9．1 實(shí)驗(yàn)一：生成Preloader源碼 246
3．9．2 實(shí)驗(yàn)二：編譯Preloader源碼 249
3．9．3 實(shí)驗(yàn)三：編譯生成u-boot文件 252
3．9．4 實(shí)驗(yàn)四：配置和編譯Linux內(nèi)核 255
第4章 基于FPGA的HLS技術(shù)與應(yīng)用 260
4．1 HLS簡介 260
4．2 優(yōu)化的依據(jù) 260
4．3 循環(huán)優(yōu)化 263
4．3．1 并行與管道 263
4．3．2 性能度量 265
4．3．3 循環(huán)依賴 268
4．3．4 明確循環(huán)的退出條件 272
4．3．5 線性操作 272
4．3．6 循環(huán)展開 273
4．3．7 嵌套循環(huán) 276
4．4 代碼優(yōu)化 277
4．4．1 避免指針別名 277
4．4．2 *小化內(nèi)存依賴 277
4．4．3 將嵌套循環(huán)改為單層循環(huán) 278
4．5 指令優(yōu)化 278
4．5．1 ivdep指令 279
4．5．2 loop_coalesce指令 280
4．5．3 ii和max_concurrency指令 281
4．6 內(nèi)存優(yōu)化 281
4．6．1 本地內(nèi)存 281
4．6．2 內(nèi)存架構(gòu) 282
4．6．3 本地內(nèi)存的屬性 289
4．6．4 靜態(tài)變量 294
4．6．5 寄存器的使用 295
4．7 接口優(yōu)化 295
4．7．1 標(biāo)準(zhǔn)接口 295
4．7．2 Avalon MM Master接口 297
4．7．3 Avalon MM Slave接口 298
4．7．4 流式接口 300
4．7．5 不使用指針的標(biāo)準(zhǔn)接口 302
4．8 數(shù)據(jù)類型優(yōu)化 303
4．8．1 任意精度的整數(shù) 304
4．8．2 任意精度的定點(diǎn)數(shù) 304
4．8．3 特殊數(shù)據(jù)類型與普通數(shù)據(jù)類型之間的轉(zhuǎn)換 306
4．9 浮點(diǎn)運(yùn)算優(yōu)化 306
4．10 其他優(yōu)化建議 308
4．11 基于FPGA的HLS實(shí)驗(yàn) 308
4．11．1 實(shí)驗(yàn)一：簡單的乘法器 309
4．11．2 實(shí)驗(yàn)二：接口 318
4．11．3 實(shí)驗(yàn)三：循環(huán)優(yōu)化 330
第5章 基于FPGA的OpenCL技術(shù)與應(yīng)用 336
5．1 OpenCL簡介 336
5．2 OpenCL環(huán)境搭建 337
5．3 OpenCL基本架構(gòu) 339
5．3．1 平臺模型 340
5．3．2 執(zhí)行模型 340
5．3．3 存儲模型 342
5．3．4 執(zhí)行流程 342
5．4 OpenCL主機(jī)端程序設(shè)計(jì) 343
5．4．1 OpenCL平臺 343
5．4．2 OpenCL設(shè)備 344
5．4．3 OpenCL上下文 347
5．4．4 OpenCL命令隊(duì)列 349
5．4．5 OpenCL程序?qū)ο?351
5．4．6 OpenCL內(nèi)核對象 355
5．4．7 OpenCL對象回收與錯誤處理 359
5．5 OpenCL設(shè)備端程序設(shè)計(jì) 362
5．5．1 基本語法和關(guān)鍵字 362
5．5．2 數(shù)據(jù)類型 364
5．5．3 維度和工作項(xiàng) 367
5．5．4 其他注意事項(xiàng) 369
5．6 OpenCL常用優(yōu)化方法 369
5．6．1 單工作項(xiàng)優(yōu)化 369
5．6．2 循環(huán)優(yōu)化 374
5．6．3 任務(wù)并行優(yōu)化 380
5．6．4 NDRange類型內(nèi)核的優(yōu)化 391
5．6．5 內(nèi)存訪問優(yōu)化 398
5．7 OpenCL編程原則 414
5．7．1 避免“昂貴”的函數(shù)和方法 414
5．7．2 使用“廉價(jià)”的數(shù)據(jù)類型 415
5．8 基于FPGA的OpenCL實(shí)驗(yàn) 415
5．8．1 準(zhǔn)備工作 415
5．8．2 實(shí)驗(yàn)一：hello 417
5．8．3 實(shí)驗(yàn)二：platform 420
5．8．4 實(shí)驗(yàn)三：device 424
5．8．5 實(shí)驗(yàn)四：ctxt_and_queue 437
5．8．6 實(shí)驗(yàn)五：program_and_kernel 442
5．8．7 實(shí)驗(yàn)六：sample 450
5．8．8 實(shí)驗(yàn)七：first 453
第6章 基于FPGA的OpenVINO人工智能應(yīng)用 456
6．1 OpenVINO簡介 456
6．1．1 OpenVINO工具套件堆棧 457
6．1．2 OpenVINO的優(yōu)勢 458
6．1．3 應(yīng)用前景 458
6．2 OpenVINO的安裝與驗(yàn)證 458
6．2．1 安裝步驟 459
6．2．2 驗(yàn)證安裝結(jié)果 461
6．3 OpenVINO中的模型優(yōu)化器 463
6．3．1 模型優(yōu)化器的作用 464
6．3．2 優(yōu)化模型 464
6．3．3 模型優(yōu)化器高級應(yīng)用 473
6．3．4 模型優(yōu)化器定制層 486
6．4 OpenVINO深度學(xué)習(xí)推理引擎 487
6．4．1 推理引擎簡介 487
6．4．2 推理引擎的組成 488
6．4．3 推理引擎的使用方法 489
6．4．4 擴(kuò)展推理引擎內(nèi)核 489
6．4．5 集成推理引擎 498
6．4．6 神經(jīng)網(wǎng)絡(luò)構(gòu)建器 502
6．4．7 動態(tài)批處理 505
6．4．8 形狀推理 507
6．4．9 低精度8位整數(shù)推理 509
6．4．10 模型轉(zhuǎn)換驗(yàn)證 511