第1章  數(shù)字邏輯基礎(chǔ)
  1.1  數(shù)字邏輯的發(fā)展史
  1.2  開(kāi)關(guān)系統(tǒng)
    1.2.1  0和1的概念
    1.2.2  開(kāi)關(guān)系統(tǒng)的優(yōu)勢(shì)
    1.2.3  晶體管作為開(kāi)關(guān)
    1.2.4  半導(dǎo)體物理器件
    1.2.5  半導(dǎo)體邏輯電路
    1.2.6  邏輯電路符號(hào)描述
  1.3  半導(dǎo)體數(shù)字集成電路
    1.3.1  集成電路的發(fā)展
    1.3.2  集成電路構(gòu)成
    1.3.3  集成電路版圖
  1.4  基本邏輯門(mén)電路分析
    1.4.1  基本邏輯門(mén)電路的描述
    1.4.2  邏輯門(mén)電路的傳輸特性
    1.4.3  基本邏輯門(mén)集成電路
    1.4.4  不同工藝邏輯門(mén)的連接
  1.5  邏輯代數(shù)理論
    1.5.1  邏輯代數(shù)中運(yùn)算關(guān)系
    1.5.2  邏輯函數(shù)表達(dá)式
  1.6  邏輯表達(dá)式的化簡(jiǎn)
    1.6.1  使用運(yùn)算律化簡(jiǎn)邏輯表達(dá)式
    1.6.2  使用卡諾圖化簡(jiǎn)邏輯表達(dá)式
    1.6.3  不完全指定邏輯功能的化簡(jiǎn)
    1.6.4  輸入變量的卡諾圖表示
  1.7  毛刺產(chǎn)生及消除
  1.8  數(shù)字碼制表示和轉(zhuǎn)換
    1.8.1  數(shù)字碼制表示
    1.8.2  數(shù)字碼制轉(zhuǎn)換
  1.9  組合邏輯電路
    1.9.1  編碼器
    1.9.2  譯碼器
    1.9.3  碼轉(zhuǎn)換器
    1.9.4  數(shù)據(jù)選擇器
    1.9.5  數(shù)據(jù)比較器
    1.9.6  加法器
    1.9.7  減法器
    1.9.8  加法器/減法器
    1.9.9  乘法器
  1.10  時(shí)序邏輯電路
    1.10.1  時(shí)序邏輯電路類(lèi)型
    1.10.2  時(shí)序邏輯電路特點(diǎn)
    1.10.3  基本sr鎖存器
    1.10.4  同步sr鎖存器
    1.10.5  d鎖存器
    1.10.6  d觸發(fā)器
    1.10.7  其他觸發(fā)器
    1.10.8  普通寄存器
    1.10.9  移位寄存器
    1.10.10  存儲(chǔ)器
  1.11  有限自動(dòng)狀態(tài)機(jī)
    1.11.1  有限自動(dòng)狀態(tài)機(jī)原理
    1.11.2  狀態(tài)圖表示及實(shí)現(xiàn)
    1.11.3  三位計(jì)數(shù)器
第2章  可編程邏輯器件工藝和結(jié)構(gòu)
  2.1  可編程邏輯器件發(fā)展歷史
  2.2  可編程邏輯器件工藝
  2.3  可編程邏輯器件結(jié)構(gòu)
    2.3.1  prom原理及結(jié)構(gòu)
    2.3.2  pal原理及結(jié)構(gòu)
    2.3.3  pla原理及結(jié)構(gòu)
    2.3.4  cpld原理及結(jié)構(gòu)
    2.3.5  fpga原理及結(jié)構(gòu)
    2.3.6  cpld和fpga比較
  2.4  xilinx可編程邏輯器件
    2.4.1  xilinx cpld芯片介紹
    2.4.2  xilinx fpga芯片介紹
    2.4.3  xilinx prom芯片介紹
第3章  xilinx ise設(shè)計(jì)流程
  3.1  ise設(shè)計(jì)套件介紹
  3.2  創(chuàng)建新的設(shè)計(jì)工程
  3.3  ise開(kāi)發(fā)平臺(tái)主界面及功能
    3.3.1  design（設(shè)計(jì)）面板
    3.3.2  console（控制臺(tái)）面板
    3.3.3  workspace
  3.4  創(chuàng)建并添加新源文件
  3.5  添加設(shè)計(jì)代碼
    3.5.1  verilog hdl設(shè)計(jì)代碼的添加
    3.5.2  vhdl設(shè)計(jì)代碼的添加
  3.6  設(shè)計(jì)綜合
    3.6.1  xilinx綜合工具功能
    3.6.2  設(shè)計(jì)綜合
  3.7  設(shè)計(jì)行為仿真
    3.7.1  為verilog hdl設(shè)計(jì)添加測(cè)試向量
    3.7.2  為vhdl設(shè)計(jì)添加測(cè)試向量
    3.7.3  運(yùn)行行為仿真
  3.8  添加引腳約束文件
  3.9  設(shè)計(jì)實(shí)現(xiàn)
    3.9.1  運(yùn)行設(shè)計(jì)實(shí)現(xiàn)工具
    3.9.2  查看布局布線(xiàn)結(jié)果
  3.10  布局布線(xiàn)后仿真
  3.11  產(chǎn)生比特流文件
  3.12  下載比特流文件到fpga
  3.13  生成存儲(chǔ)器配置文件并燒寫(xiě)存儲(chǔ)器
    3.13.1  生成bpi存儲(chǔ)器配置文件
    3.13.2  編程bpi文件到bpi存儲(chǔ)器
  ……
第4章  vhdl語(yǔ)言規(guī)范
第5章  verilog hdl語(yǔ)言規(guī)范
第6章  基本數(shù)字邏輯單元hdl描述
第7章  基于hdl數(shù)字系統(tǒng)實(shí)現(xiàn)
第8章  數(shù)字系統(tǒng)高級(jí)設(shè)計(jì)技術(shù)
第9章  基于ip核數(shù)字系統(tǒng)實(shí)現(xiàn)
第10章  數(shù)模混合系統(tǒng)設(shè)計(jì)
第11章  軟核處理器picoblaze原理及應(yīng)用
附錄  verilog hdl（ieee 1364—2005）關(guān)鍵字列表
參考文獻(xiàn)