第1章　可編程邏輯器件簡介
　1.1　可編程邏輯設計技術簡介
　　1.1.1　可編程邏輯器件發展簡史
　　1.1.2　可編程邏輯器件特點
　　1.1.3　可編程邏輯器件分類
　　1.1.4　主要可編程邏輯器件生產廠商及典型器件
　1.2　fpga／cpld的基本結構
　　1.2.1　cpld的基本結構
　　1.2.2　fpga的基本結構
　　1.2.3　cpld和fpga的比較及選用
　1.3　fpga／cpld的設計流程
　1.4　fpga／cpld的開發工具－eda軟件
　　1.4.1　設計輸入工具
　　1.4.2　綜合工具
　　1.4.3　仿真工具
　　1.4.4　實現與優化工具
　　1.4.5　后端輔助工具
　　1.4.6　驗證調試工具
　　1.4.7　系統級設計環境
　1.5　下一代可編程邏輯設計技術展望
　　1.5.1　下一代可編程邏輯器件硬件發展趨勢
　　1.5.2　下一代eda軟件設計方法發展趨勢
　1.6　ahera典型fpga／cpld的結構
　　1.6.1　altera高密度fpga
　　1.6.2　altera低成本fpga
　　1.6.3　altera的cpld器件
　1.7　本章小結
　1.8　習題
第2章　vhdl硬件描述語言
　2.1　vhdl概述
　　2.1.1　vhdl語言的特點
　　2.1.2　vhdl程序的一般結構
　2.2　vhdl語言的程序結構
　　2.2.1　實體（entty）
　　2.2.2　結構體（architecture）
　　2.2.3　庫（library）
　　2.2.4　程序包（package）
　　2.2.5　配置（configuration）
　2.3　vhdl語言的數據類型
　　2.3.1　vhdl的文字規則
　　2.3.2　vhdl的數據對象（data0bject）
　　2.3.3　vhdl的數據類型（data　type）
　　2.3.4　vhdl的類型轉換
　2.4　vhdl的操作符（operator）
　　2.4.1　操作符的種類
　　2.4.2　操作符的優先級
　　2.4.3　邏輯操作符（logicaloperator。）
　　2.4.4　關系操作符（ilelationaloperatol）
　　2.4.5　算術操作符（aritilmeticoperator）
　2.5　vhdl的順序語句（sequentialstatement）
　　2.5.1　賦值語句
　　2.5.2　流程控制語句
　　2.5.3　等待語句（wait）
　　2.5.4　子程序調用語句
　　2.5.5　返回語句（return）
　　2.5.6　空操作語句（null）
　　2.5.7　其他順序語句
　2.6　vhdl的并行語句（concurtentstatement，）
　　2.6.1　塊語句（blockstatement）
　　2.6.2　進程語句（processstatement）
　　2.6.3　并行過程調用語句（concurrentprocedure（jail）
　　2.6.4　并行信號賦值語句（concurrentsignalassignment）
　　2.6.5　元件例化語句（componentinstanfiat：ion）
　　2.6.6　生成語句（ceneratestatement）
　2.7　本章小結
　2.8　習題
第3章　quartusⅱ軟件及應用
　3.1　quaitusⅱ軟件概述
　　3.1.1　quailusⅱ軟件的功能簡介
　　3.1.2　quariusⅱ軟件的用戶界面
　3.2　基本設計流程
　　3.2.1　工程文件管理
　　3.2.2　創建quartusⅱ的工程
　　3.2.3　設計輸入方式
　　3.2.4　基于圖形編輯輸入法的設計過程
　　3.2.5　基于文本編輯輸入法的設計過程
　3.3　signalprobe及signaltapⅱ邏輯分析器
　　3.3.1　signalprobe
　　3.3.2　signaltapⅱ邏輯分析器
　3.4　本章小結
　3.5　習題
第4章　組合邏輯電路設計
第5章　時序邏輯電路設計
第6章　gw48　eda實驗系統使用方法簡介