第1章 集成電路系統概述 1 1.1 集成電路的發展史 1 1.2 集成電路的設計方法 3 1.3 集成電路的實現方式 7 1.4 系統設計發展趨勢 11 1.5 集成電路的應用前景 14 習 題 15 第2章 Verilog硬件描述語言 16 2.1 基本概念 16 2.2 Verilog HDL的基本結構 17 2.3 模塊與聲明 18 2.3.1 標識符 18 2.3.2 關鍵字 18 2.3.3 模塊命名 19 2.3.4 信號命名 20 2.3.5 端口聲明 21 2.3.6 變量聲明 21 2.3.7 系統函數 21 2.3.8 代碼編寫規范 21 2.4 數據類型與運算符 22 2.4.1 數字聲明 22 2.4.2 數值邏輯 23 2.4.3 常量數據類型 23 2.4.4 數據類型 24 2.4.5 運算符和表達式 26 2.5 行為建模 27 2.5.1 行為描述模塊 27 2.5.2 條件語句 32 2.5.3 循環語句 33 2.5.4 任務與函數 35 2.5.5 混合設計模式 36 2.5.6 測試激勵 37 2.6 Verilog—2001設計規則 41 2.7 Verilog基本模塊 44 2.7.1 組合邏輯 44 2.7.2 時序邏輯 48 習 題 51 第3章 電路邏輯優化 52 3.1 電路面積優化 52 3.1.1 布爾邏輯優化 53 3.1.2 條件語句處理 55 3.1.3 資源共享 59 3.1.4 時序邏輯單元 64 3.2 高速電路設計 70 3.2.1 電路結構 70 3.2.2 關鍵路徑 71 3.2.3 遲到信號處理 76 3.2.4 流水線 78 習 題 83 第4章 運算單元結構 86 4.1 數的表示 86 4.2 加法器 88 4.2.1 串行進位加法器 88 4.2.2 超前進位加法器 90 4.2.3 進位選擇加法器 93 4.2.4 進位保留加法器 94 4.2.5 進位旁路加法器 96 4.3 乘法器 99 4.3.1 陣列乘法器 99 4.3.2 高速乘法器 103 4.4 有限域GF(2n)運算 113 4.4.1 定 義 113 4.4.2 有限域多項式 114 習 題 116 第5章 數字信號計算 118 5.1 基本概念 118 5.1.1 圖形表示 118 5.1.2 關鍵路徑 121 5.1.3 環路、迭代和采樣邊界 122 5.1.4 圖、樹和割集 123 5.2 流水線與并行處理 124 5.2.1 流水線 124 5.2.2 并行處理 126 5.3 重定時 128 5.3.1 重定時基礎 129 5.3.2 割集重定時 131 5.4 乘累加計算 135 5.4.1 卷積計算 136 5.4.2 分布式計算 137 5.4.3 位串行乘法器 140 5.5 脈動陣列 143 5.5.1 基本概念 143 5.5.2 脈動陣列設計 144 5.5.3 二維脈動陣列 149 習 題 151 第6章 狀態機與數據路徑 153 6.1 有限狀態機 153 6.1.1 基本概念 153 6.1.2 狀態機分類 155 6.1.3 狀態機描述方法 160 6.1.4 狀態機的編碼風格 167 6.1.5 狀態機的優化 172 6.1.6 狀態機容錯和設計準則 174 6.2 數據路徑 176 6.2.1 FSMD基礎 176 6.2.2 寄存器傳輸級 178 6.2.3 算法狀態機圖(ASM) 179 6.2.4 FSMD設計方法 182 6.2.5 調 度 188 習 題 195 第7章 時序與同異步 197 7.1 時 序 197 7.1.1 基本概念 197 7.1.2 穩態與亞穩態 198 7.1.3 時鐘信號 200 7.1.4 時鐘分布 203 7.1.5 電路延遲 205 7.2 多時鐘域 206 7.2.1 同步、異步簡述 206 7.2.2 多時鐘數據同步 207 7.2.3 同步/異步復位問題 211 7.3 異步電路 215 7.3.1 異步電路基礎 215 7.3.2 異步邏輯C單元 216 7.3.3 握手協議 218 7.3.4 異步FIFO 223 習 題 229 第8章 低功耗設計 230 8.1 基本概念 231 8.1.1 動態開關功耗 232 8.1.2 短路功耗 233 8.1.3 靜態功耗 234 8.2 低功耗設計方法 235 8.2.1 系統級低功耗法 236 8.2.2 算法級低功耗法 236 8.2.3 結構級低功耗法 237 8.2.4 電路級低功耗法 240 8.3 泄漏功耗 247 習 題 250 第9章 FPGA與可重構計算 251 9.1 可重構器件 251 9.1.1 可重構器件的現狀 251 9.1.2 可重構器件的分類 253 9.2 可重構電路結構 253 9.2.1 FPGA電路結構 254 9.2.2 動態可重構系統 265 9.2.3 可重構AES系統 269 第10章 數字集成電路系統設計實例 274 10.1 人工智能芯片 274 10.1.1 卷積神經網絡基礎 274 10.1.2 網絡參數量化 278 10.1.3 加速器模塊設計 281 10.1.4 FPGA實現及系統設計 291 10.2 AES加解密系統 299 10.2.1 AES算法概述 299 10.2.2 AES算法結構 300 10.2.3 芯片內部電路系統架構 301 10.2.4 芯片設計 304 參考文獻 310